Tech News — Latest News

All EN RU

Хроники занятий микросхемами с русскими школьниками не в замке во Франции, а в хакерском клубе в Калифорнии

Продолжаем хроники занятий со школьниками на Verilog Meetup в Hacker Dojo. Цель занятий - собрать за месяц несколько демонстраций, которые показать на…

CMOS 4000 FPGA 7400 Калифорния ЛШЮП Verilog Meetup z80 basics-graphics-music hacker dojo замок во франции

От золотого сечения до троичности Брусенцова: одно семейство числовых форматов от 2 до 1024 бит

Почему bfloat16 стал стандартом для обучения нейросетей? Не потому, что он оптимален как число, — а потому что под него десять лет затачивали GPU и TP…

oldenFloat золотое сечение числа с плавающей точкой GF16 bfloat16 троичность Сетунь Брусенцов BitNet FPGA

Исследование алгоритмов цифрового предыскажения для LTE-сигналов на SDR-платформе РИТМ SDR USRP

Современные системы беспроводной связи предъявляют исключительно высокие требования к линейности радиочастотных трактов, особенно в условиях применени…

Телекоммуникации Разработка систем связи SDR FPGA ПЛИС OFDM DSP

РАЗРАБОТКА ПАРАМЕТРИЗИРУЕМОГО МОДУЛЯ CORDIC-АЛГОРИТМА НА SYSTEM VERILOG

В далеком 2011 году автором была опубликована статья «Реализация CORDIC-алгоритма на ПЛИС» [1]. В той статье приводится сначала математическое описани…

FPGA ПЛИС Verilog SystemVerilog CORDIC RTL

Создаем I2C Master Controller на Verilog. Burst-транзакции и дисплей SSD1306

Продолжим совершенствование нашего I2C-контроллера и расширение спектра применимости. В этот раз сделаем возможность burst-транзакций и выведем картин…

Verilog i2c master controller i2c ssd1306 OLED-дисплей FPGA Фреймбуфер I2C burst writer

[Перевод] Вайб‑кодинг для ПЛИС: как я собрал I2S FIFO‑реклокер без знания Verilog

Вайб‑кодинг выглядит безобидно, пока речь идет о скриптах, лендингах и небольших сервисах. Но что будет, если попробовать с его по…

ПЛИС FPGA Verilog вайб-кодинг ИИ I2S FIFO реклокинг цифровое аудио отладка

Запуск Vivado 2019.1 на Orange Pi 3 LTS через QEMU

Если вам интересно как выглядит работа Vivado на одноядерном ARM процессоре с частотой 1.8 ГГц, и 2 Гб ОЗУ, то я вам это покажу, и расскажу, как я зап…

Vivado Xilinx FPGA OrangePi Orange Pi 3 QEMU

Как российское судостроение осваивает Engee

Осенью 2025 года в ЦИТМ «Экспонента» обратились инженеры АО «Концерн «НПО «АВРОРА» - флагмана отечественного судостроения, предприятия с полувековой и…

Engee математическое моделирование Цифровая обработка сигналов промышленное программирование FPGA ПЛИС CIC-фильтр судостроение ко-симуляция HDL